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標題:
業界佈局工程師是否每次都佈局 LVSI那麼多棵電晶體的電路?
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作者:
君婷
時間:
2007-10-22 04:55 PM
標題:
業界佈局工程師是否每次都佈局 LVSI那麼多棵電晶體的電路?
VLSI指1000~10000個基本閘、10000~100000萬個元件，但佈局工程師在業界"好像"分成專案型的負責將整個VLSI的晶片電路再分出幾個BLOCK交由幾個小小的佈局工程師layout 最後由他做最後整合起來。
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小妹想請教一下這些佈局者 難道每次都是layout VLSI那麼極多棵電晶體的電路嗎? 即使是專案者分出某部份區塊給你做 ，那到底有大約有多少棵? 因為小妹知道一開始也頂多是應徵作小小工程師 負責某區塊的佈局，但很想知道業界到底給他們大約佈局多大的電路?? 真的有LAYOUT到 VLSI那麼多棵嗎? 可能每間公司分配的區塊大小不同，但小妹僅想從此版中只要某家的佈局者肯告知 就夠。
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因為小妹目前進行LAYOUT 畫越大的電路更是要事先 用紙筆畫好條形的示意圖，在紙上先佈局規劃好 然後才開始看著自已手稿的圖直接照著它畫 ，看著示意圖畫較快!
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越大的電路不畫條形的示意圖 、光只看電路圖畫 眼精很容易花掉 且佈局過程中若發現那一條線路走的方向不好覺得想改又要重畫。但小妹在紙上用手稿畫卻都已先規畫好了! 小妹想請教一下業界的佈局工程師，你們畫那麼大、那麼多棵電晶體的電路 難道只看schematic或電路圖畫而已嗎? 都不用畫手稿規畫先嗎? 若不是用手稿則在規劃方面的準備工作到底是怎樣進行地?
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小妹現在已再懷疑自已的做法是不是對的? 因為看到有人沒看手稿照樣也能佈局40幾棵電晶體的電路 而小妹卻是一直邊看著自已手稿畫，小妹看layout圖 還無法一看就知某條線路是接到schematic中那個接點? 只能馬上看出 那些部份屬於基本閘 而其它走線和跳線根本得比照電路圖思考後才知 這走線是接到那裡?
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所以小妹有2個問題
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1、佈局工程師 新人到底佈局的電路面積有多大?有到vlsi那麼大?
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2、當設計者或專案者交給你來佈局時，難道就直接開始佈局 不需要看手稿來畫 這樣方便?還是有其它事前規劃的準備方法可提供小妹經驗?
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麻煩業界的大大們 能說明概況 提供經驗 謝謝唷^^
作者:
sw5722
時間:
2007-10-24 12:13 PM
我聽過有一個人去某家公司應徵ｉｃｌａｙｏｕｔ工程師,人家問他在多少時間內能畫多少ｇａｔｅ ｃｏｕｎｔ,
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他當場傻眼,因為妳以ｍｅｎｍｏｒｙ來說,做好一個ｂｉｔ ｃｅｌｌ,然後一ｃｏｐｙ就是一堆,以ｓｉｚｅ分大
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小也不對,因為ｉｃ ｌａｙｏｕｔ可以分數位 類比 ｒｆ等等很多種,難度都不同．
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做ｉｃ ｌａｙｏｕｔ最主要還是聽ｉｃ ｄｅｓｉｇｎｅｒ的意見,畢竟電路是他們設計的,比較龜毛,會說這條線
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旁邊都不能有東西,又或者這塊電路要做ｍａｔｃｈ,又或者說這條線要用ｔｏｐ ｍｅｔａｌ,儘量聽他們的,到時如
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果出問題,自己的責任會比較小．
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妳說的手稿是指ｆｌｏｗ ｐｌａｎ還是書上說棒狀圖,通常要ｗｈｏｌｅ ｃｈｉｐ才會用到ｆｌｏｗ ｐｌａｎ
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去規劃ｐｏｗｅｒ或ｇｒｏｕｎｄ及ｂｌｏｃｋ擺放．而棒狀圖在妳做習慣了,就可不用.
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一個新手會畫多大,其實要看公司情形,人力吃緊時,要多大有多大,
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像我自己在ｌａｙｏｕｔ時,通常先把ｍｏｓ擺好laker有ｍ－ｃｅｌｌ的功能,W/L打一打,ｍｏｓ就出來了,很方便,然後
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去考慮面積跟接線,然後問ｄｅｓｉｇｎｅｒ意見,免得到時不滿意,又要改,增加麻煩．
作者:
君婷
時間:
2007-10-24 01:01 PM
您好 我指的是棒狀圖^^
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因為事先用其圖擺好元件位置及佈置好所有的走線 之後，可以讓你佈局過程中直接看著棒狀圖來畫 ，不會畫到一半時覺得那條走線不好於是可能有部份的地方要重畫 ，我目前用棒狀圖都是為了做事前的準備工作 來減少開始畫layout時不必要浪費的時間。
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謝謝您讓我了解幾點業界的經驗，佈局面積大小看公司情形、畫layout依designer要求畫 這樣新手就能順利完成自已本份的工作，接著就是多研究佈局原理及技巧!
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只是我很好奇的是對於畫很大的電路不用棒狀圖事先規劃好所有走線要如何走?在規劃好元件擺放後 就直接開始邊畫邊規劃走線，這樣畫所有走線過程中真的很少會因為覺得走線不好須要重畫該部份嗎?
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這點能不能再提供經驗回答^^
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小妹使用virthoso畫的!
作者:
sw5722
時間:
2007-10-24 02:36 PM
以ｉｃ ｌａｙｏｕｔ來說,它跟半導體製程有很大的關係,如果妳在新竹或台北,可以去自強基金會有半導體製程的
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基礎概論的課,建議可以去上一下,倒也不用學到很精,基本的學一學就好．對ｄｅｓｉｇｎ ｒｕｌｅ會更有體會．
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以我所知０．５或０．６製程應該有１３層ｌａｙｅｒ,應該有一層叫ｔｅｘｔ的ｌａｙｅｒ,不知道是用來標示ｐｉｎ
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的還是ｃｏｍｍａｎｄ ｆｉｌｅ不抓,也不tape out的ｌａｙｅｒ,如果是後者,那就可以用來標示在ｍｏｓ上,去對應妳
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的電路圖,這樣就可以避免越畫越亂的情形．
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以目前台灣的主流是０．１３製程或是０．１８製程,甚至於奈米製程,製程每進一階,ｌａｙｅｒ就多很多,如果妳目前是
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在做０．５或０．６的,那正是學習的好機會,不然到更先進的製程時,會更亂．
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關於ｅｄａ ｔｏｏｌ我目前用的是ｌａｋｅｒ,妳用的ｖｉｒｔｈｕｓｏ,我很多年前用過,２者其實是差不多的,只是ｌａｋｅｒ
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比較簡化好用,virthusoｒ就比較複雜,像ｌａｋｅｒ的ｍ－ｃｅｌｌ就等於ｖｉｒｔｈｕｓｏ的ｐ－ｃｅｌｌ,只不過ｐ－ｃｅｌｌ要
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自己去設定,而ｍ－ｃｅｌｌ是在ｔｆ檔裡面就建好的．這是我的印象,不知道ｖｉｒｔｈｕｓｏ新版有沒有進步．
作者:
wlyi0928
時間:
2007-10-29 12:57 PM
棒狀圖...我想您指的是stick diagram吧!
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說到stick diagram...不禁讓我回憶起當年自己是layout新手時的往事...
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2002年我從美國學完layout回到台灣, 在新竹開始第一份工作,
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一剛開始我拿到電路的時候, 也是先從stick diagram開始畫...當然, stick diagram是"畫在紙上的"!
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因為在學校練習的時候, 都是先從stick diagram開始的.
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結果呢...同部門的前輩們看到我畫stick diagram, 不禁都笑了, 呵呵...
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他們說: 小朋友, 你畫stick diagram, 要畫到什麼時候呀!!!???
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好的...故事到此結束,
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給樓主一點點小建議...
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"stick diagram"在業界做佈局工作, 可能不見得太適用,
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若是您要問我如何能跳過stick diagram, 直接看電路圖, 做好整個電路的floor plan, 再進行佈局...
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老實說那樣的轉換程序我也早已經不記得了...
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只能說, 那是一種感覺吧, 與所用的tool無關, 是laker也好, virtuoso也好,
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重點是, 看到電路圖, 可能是一張, 幾張, 或一本...etc, 都好,
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仔細看過整體的電路圖, 與同學或同事分工的部份事先必須要做良好的溝通,
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經驗夠了, 時間到了, 自然你就會知道, 不需要stick diagram, 你亦能夠做出很好的floor plan!
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在此之前, 其實也並無硬性規定不可以畫stick diagram,
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只是可能要訓練自己在腦海裡就規畫好一切, 當然這可能會需要很多時間來讓自己熟悉這樣的情形,
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但是, 其實真的就像您說的, 的確, 畫很大的電路, 是不需要stick diagram的,
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因為佈局初步完成的藍圖, 早就已經印在自己的腦海裡了!
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一點點過去的小經驗, 希望對您有幫助!!
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也請路過先進指教!!
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感恩!!
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