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標題: 運用高容量FPGA-Virtex5 加速ASIC驗證之技術研討會 [打印本頁]

作者: chip123    時間: 2007-10-19 05:21 PM
標題: 運用高容量FPGA-Virtex5 加速ASIC驗證之技術研討會
IC開發人員如何將數百萬Gate Count的設計,在FPGA上快速完成驗證與測試,並能符合time to market的要求,已是一項嚴峻的挑戰,不容忽視。
2 \+ ~. ?. k1 B0 S1 k

7 S: c8 U' L  E本次研討會,將由在FPGA驗證軟體及元件具領導地位的SynplicityXilinx共同召開。與會期間,我們將提供您業界先進的驗證技術與相關訊息,以期能為您日後開發計畫節省更多的時間與金錢。
  m& S/ n8 r- x( s邀請對象
$ [# U0 S: {* F2 b! ]• ASSP, ASIC 以及 FPGA 研發人員
1 Y# F! h) P! p1 D; U# K/ [0 G驗證工程人員" Z. J( z3 _3 K6 {/ T/ e+ F" y
系統(硬體)設計工程人員
4 J. @, u6 e9 U2 o5 l. I& b2 }  e研發暨專案經理人, n% v; i8 X% y8 y! K
其他對於FPGA驗證具興趣者
  R+ [$ A: H4 V2 ~- A' `$ e研討會目的 : _5 ~' G- e# E" }6 Z9 o
選擇正確之FPGA型號) l; u8 M: p, }0 D0 T; l8 i( m
針對FPGA驗證之設計考量1 c" E. w7 }: g, C( b
簡易操作FPGA驗證板
# F5 `  L- Q' h. `7 b# q8 @瞭解加速FPGA驗證之技術0 K8 Q' k* L+ W: i" g5 z: |
• ASIC量產的另一種選擇
6 \/ A; I* }2 Q研討會資訊:* p# H  t. ], f
期:2007111 (星期二); B. y' }. u: g4 G* i$ D
間:下午130 530
/ ~* x0 U5 A: ~  o! l0 E9 b) `0 b點:新竹國賓大飯店竹宣廳 (新竹市中華路二段18811): l& k) H  N) P3 O6 w- B# q. u- h- e
用:本活動免費參加,座位有限,僅開放予報名確定者。
6 k1 _; c, u, ]; m2 F* m主辦單位:Synplicity and Xilinx, \- m4 O5 P' ?2 ^
聯絡請洽:Anita Chu (taiwan@synplicity.com, +886-5321628 ext. 14): N" L8 C0 Z- ^3 K9 X! @. j- ~) H# G
注意事項:請攜帶名片,以便參加會後抽獎。
1 b0 M4 ~, {! f7 ?* U0 v* \- }
: M- O$ Q/ v6 _* y) a0 j4 {5 a& q( ~1 p2 m
2 b. T7 T9 j( \+ U; I5 t, w
議程表6 J. T& Q) y: C( P, S6 Q2 Q
時間

  G0 e. j8 X7 n; K
活動內容
5 P: d* M' z1 q' y6 l) Y
主講人

) z: _6 W! K0 K9 s
1:00-1:30

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Registration
, D1 X, x, I6 T  i# l" o
  X& ?, Z  Z  l
1:30-1:35

1 u3 A' l/ N8 W. J
Introduction: Agenda, who's here,
3 M9 N$ V1 L. C% |0 O5 c; {what do we do?/ Z" a5 T* C5 e# x. Y* J

: {5 {2 h" J. {2 y6 N6 \0 M
1:35-2:05

: `$ f7 x0 e1 z0 ?1 A) i0 t
Key
1 I1 S/ w* C6 [. |$ h& V+ m* MNote: Why prototype?" F+ G2 R1 ~  X  K
ASIC Verification Options1 T! q4 _1 f3 i  L% p
Ashok Kulkarni,Technical
, R8 s! _0 w( F: NMarketing, Synplicity7 V9 t( y0 \) Q1 n" Z6 W
2:05-2:50
& o" L8 _& Z+ N1 k  D* m! @
V5 for ASIC Prototype
; z, h( }* c% j, g  @  Y! }3 x
Simon Ho, Corporate Solution marketing Manager, Xilinx7 a$ w& |/ O0 P% {
2:50-3:10

7 ?$ f5 ?6 K% x2 ~* B  d( c
Break! R2 g7 u  Z9 S4 S: N& p+ \

% c2 J* \: _2 |3 u0 y% ]
3:10-3:55

, P! o! ]& S7 P0 U" c
Creating a platform around you FPGA(s) ( B) T( u, F+ i$ J7 O3 D
Ashok Kulkarni,Technical1 H+ X; N, G8 u$ g" K# @( }+ o
Marketing, Synplicity
- [, ^' h: [* a& c) r
3:55-4:25
& E. ?! N) b1 B/ ~/ t& D
Faster FPGA Implementation0 v& g4 T. ^, Y) O7 [1 r* j7 a
Simon Ho, Corporate Solution marketing Manager, Xilinx$ k) p3 {6 F6 k/ L0 C! p
4:25-5:00
- T4 x, i# `4 u! Z5 b/ o8 M" _
Making the ASIC design ready for FPGA - HAPS live flow demo
9 [" j- x; n4 O# w9 E" H! y4 i) w9 Q
Freddy Lin, ASIC Verification Specialist, Synplicity Taiwan5 ^+ O& i& H) [& [4 v+ d
5:00-5:30
3 c9 _6 Z& [: U5 B4 p  l1 x
Q&A, Lucky Draw and Wrap-up) @$ e% r3 X( r$ R2 I; |6 S
All4 L+ K1 c. g. g9 W& l





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