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標題:
設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?
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作者:
prinor
時間:
2007-10-13 12:28 PM
標題:
設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?
這是一個project,其中有一個spec是 the input referred offset of each comparator must be below 0.5LSB
1 {; p& t1 C7 o3 Z
(i.e., 3-sigma<0.5LSB)
6 `5 c) g! }5 L7 g. V/ @
已知: sigma(delta(I)/I) , sigma( delta(beta)) sigma(delta(Vth)) 三道計算式
3 C" g- j6 U8 l/ f+ ?' i- H
I= bias current of devices, beta=uCox(W/L)
' _- h' @9 \* N- F
還有 3sigma(delta(R)/R), 3sigma(delta(C)/C) 的計算式也都已知
/ O$ C. f4 n( W5 q) f6 E
這些sigma的式子的未知數都只剩下W和L
; Z' O! F3 e6 Y* t, j, m
1 h" f1 K) T$ z' m3 I! x: g0 S+ |
我要做的是fully differential comparator (兩級 differential pre-amp, 兩級 latch)
9 X6 p& t: _' U. Z$ z0 p o" I
請問要怎麼利用這個spec算出一些可用的參數呢? (例如: 一些latch和Pre-amp 的mos size) .
/ ?" ^+ p: p6 {9 p3 i
謝謝大家
作者:
monkeybad
時間:
2007-10-14 12:33 AM
看不懂sigma(delta())
" M, G% P4 s6 J$ c' G+ ^/ ^4 q
這是代表標準差嗎?
, f3 L" t' i8 a. j
offset是元件之間不對稱造成的 仔細的推導input等效電壓可能要花點時間 這跟你的comparator架構有關
/ u. k) B& e3 ^7 [6 k* B+ f
我沒做過這個comparator 有個想法可以參考看看
; X0 j' u' s% ?
假如這些變動的值都知道 譬如MOS beta的差異最大值為三個標準差之類的
3 f }) e% V4 p
可以用Hspice模擬看看 譬如故意將兩邊MOS設成不匹配 然後看看輸入電壓差異多少會彌補回來
. q% f7 G& l- l9 t- V& p
當然這是靠電腦跑模擬 能自己推導公式是最好了 這樣就靠計算就可以知道
4 v, ~* m/ U" e) f5 O& C
以這個規格來說 要到5bit應該不難啦 size應該不用太大 但是速度要夠快就是了
0 R+ |3 l7 l+ q/ d; q# @0 `
: h; W& |, b+ ^& K* ^/ I# t
[
本帖最後由 monkeybad 於 2007-10-14 12:35 AM 編輯
]
作者:
rd66529
時間:
2010-11-24 05:29 PM
請問有~comparator layout floor嗎~~3q
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