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標題:
設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?
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作者:
prinor
時間:
2007-10-13 12:28 PM
標題:
設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?
這是一個project,其中有一個spec是 the input referred offset of each comparator must be below 0.5LSB
& O3 b) l1 I h4 i, _6 B$ Z
(i.e., 3-sigma<0.5LSB)
* Z- M* _8 n- Y' ^* n
已知: sigma(delta(I)/I) , sigma( delta(beta)) sigma(delta(Vth)) 三道計算式
; [" e0 [6 A/ j
I= bias current of devices, beta=uCox(W/L)
9 w, v# P8 S3 `7 u2 c
還有 3sigma(delta(R)/R), 3sigma(delta(C)/C) 的計算式也都已知
4 x7 {4 y. L: @1 Z# e
這些sigma的式子的未知數都只剩下W和L
r/ h0 @4 V% ?# \0 e+ r8 X/ B* [ |& p" _
. R- [ S: Z6 Y3 F
我要做的是fully differential comparator (兩級 differential pre-amp, 兩級 latch)
6 [8 l9 g: r! b% m, ]9 T
請問要怎麼利用這個spec算出一些可用的參數呢? (例如: 一些latch和Pre-amp 的mos size) .
- u2 R* w2 k5 D I- W7 k) D1 d
謝謝大家
作者:
monkeybad
時間:
2007-10-14 12:33 AM
看不懂sigma(delta())
" G u* Z W/ H: ]
這是代表標準差嗎?
4 Z0 b* M! E9 a& {3 C! S
offset是元件之間不對稱造成的 仔細的推導input等效電壓可能要花點時間 這跟你的comparator架構有關
% p* U2 r: g# s3 K% R0 y8 b6 g5 z8 U2 A
我沒做過這個comparator 有個想法可以參考看看
2 z: |, S! C# u* b. w
假如這些變動的值都知道 譬如MOS beta的差異最大值為三個標準差之類的
& T! G n2 a$ p+ U
可以用Hspice模擬看看 譬如故意將兩邊MOS設成不匹配 然後看看輸入電壓差異多少會彌補回來
G9 b( n* d5 F0 ]5 k
當然這是靠電腦跑模擬 能自己推導公式是最好了 這樣就靠計算就可以知道
7 T+ Z" `2 d6 r7 w
以這個規格來說 要到5bit應該不難啦 size應該不用太大 但是速度要夠快就是了
6 m9 J+ D6 ^: Y0 Y4 c% @3 ~% V0 S
# j/ f& a# i/ N! W8 _
[
本帖最後由 monkeybad 於 2007-10-14 12:35 AM 編輯
]
作者:
rd66529
時間:
2010-11-24 05:29 PM
請問有~comparator layout floor嗎~~3q
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