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標題:
設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?
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作者:
prinor
時間:
2007-10-13 12:28 PM
標題:
設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?
這是一個project,其中有一個spec是 the input referred offset of each comparator must be below 0.5LSB
( S- J% @* R& M$ V( E! x
(i.e., 3-sigma<0.5LSB)
, i. A/ A% P; h3 }
已知: sigma(delta(I)/I) , sigma( delta(beta)) sigma(delta(Vth)) 三道計算式
) ^+ D, f. I$ J9 [, ?
I= bias current of devices, beta=uCox(W/L)
) `" v. r% I0 X; K
還有 3sigma(delta(R)/R), 3sigma(delta(C)/C) 的計算式也都已知
9 _8 D# {& b( w% g9 B$ F4 s, c( L
這些sigma的式子的未知數都只剩下W和L
4 H! X7 a2 V0 c0 _0 U. }! J0 z2 I
x% n8 S3 O/ p- U& U/ h0 M+ t6 W
我要做的是fully differential comparator (兩級 differential pre-amp, 兩級 latch)
4 O; I0 A. W. b- t
請問要怎麼利用這個spec算出一些可用的參數呢? (例如: 一些latch和Pre-amp 的mos size) .
) Y# M! D- e1 U3 E' p$ Q/ J1 }5 G
謝謝大家
作者:
monkeybad
時間:
2007-10-14 12:33 AM
看不懂sigma(delta())
9 X2 D4 ]! I5 U4 Y. J+ U" i* d; Z( N
這是代表標準差嗎?
4 S$ U, |2 L, x8 b5 v4 {2 O
offset是元件之間不對稱造成的 仔細的推導input等效電壓可能要花點時間 這跟你的comparator架構有關
/ M+ m h! d1 ^0 I1 j0 u
我沒做過這個comparator 有個想法可以參考看看
; q, k* R1 N, A% N) d3 F) D* Y9 R
假如這些變動的值都知道 譬如MOS beta的差異最大值為三個標準差之類的
) D3 n1 f0 U$ I! g7 ?
可以用Hspice模擬看看 譬如故意將兩邊MOS設成不匹配 然後看看輸入電壓差異多少會彌補回來
) \; g. [9 v4 I/ u
當然這是靠電腦跑模擬 能自己推導公式是最好了 這樣就靠計算就可以知道
1 R* [- _& l3 ^ Y: A4 w7 |
以這個規格來說 要到5bit應該不難啦 size應該不用太大 但是速度要夠快就是了
+ P) ~+ H: t! n# a. K7 |& i
9 O% z8 ~4 v/ n4 G3 b$ H4 e# P3 J
[
本帖最後由 monkeybad 於 2007-10-14 12:35 AM 編輯
]
作者:
rd66529
時間:
2010-11-24 05:29 PM
請問有~comparator layout floor嗎~~3q
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