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標題:
負載為大電容時的buffer設計
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作者:
g9664414
時間:
2007-10-9 06:09 PM
標題:
負載為大電容時的buffer設計
當輸出端無法推大電容時需要在多加buffer
2 S' M2 @! f; o6 c, x
請問此buffer要如何設計?!
! x x" K) e( I; A: Y
確切的流程為何?!
: m' k0 [/ f) |$ X5 z
謝謝大家^^
作者:
m851055
時間:
2007-10-10 06:07 AM
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。
作者:
g9664414
時間:
2007-10-10 02:19 PM
不是應該要看電容的大小來決定每一級mos的大小嗎?!
9 r$ }: V; N+ k* \8 s9 {& Z% P
謝謝回答喔!!
作者:
m851055
時間:
2007-10-10 02:30 PM
標題:
回復 3# 的帖子
你應該是指Length及width吧，如果是length、width建議作spice sim。
作者:
g9664414
時間:
2007-10-10 04:33 PM
嗯嗯~沒錯!
% B8 ]( u/ f) K' k
那要怎麼模擬呢?!
2 L" C; o* I: h5 W
假設負載為5pf
/ b* H4 O* k+ P) A* Z' t" T
但現在電路的輸出只推的動1pf
! G) |' l9 o4 d) T- N+ v" c1 R
那我的buffer該怎麼設計呢?!
1 P- S8 W: T7 J' J1 y1 [' I$ _
謝謝回答!!
作者:
m851055
時間:
2007-10-10 05:41 PM
標題:
回復 5# 的帖子
你是指不會模擬軟體嗎?還是你不會參數測定?
& g# N) A- D$ R k9 {9 t
: R% }; |- t0 J" q3 j3 T5 j
如果只是參數設定的畫一般MOS只有length width M就足夠了如果不夠就多加幾級或M數提高
" o& {* s5 h2 _4 b" Q
* p( U2 n ^. e# o6 k, z5 P, _1 H
或者直接用MOS設計一個電路去加大電流
作者:
g9664414
時間:
2007-10-11 02:00 AM
不是軟體耶...
. }. ]7 c5 p; h+ Z* X/ }' G. _5 ~
我的問題是
5 o* W$ M4 h) N$ C. J
每一極inverter(也就是buffer)的 pmos & nmos的size
4 g* ~ V: G( I
該怎麼去求?!
8 @ V$ K1 v$ z6 S6 ?
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
: K: q8 _# f% V5 }$ b6 q# k2 U# q
ex:假設現在的電路輸出端可以承受1pf的loading
6 u6 x. F; f z- s: W7 J7 v
但如果是要改成推5pf的loading
+ b7 d3 \/ w$ Q5 b& c
那buffer size該怎麼設計?!
! ~7 h4 w% O, |4 l& ]
我知道要設計成偶數級
7 ]+ C0 Z9 V+ N2 G2 S) j
那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!
1 x, z" x/ Q j h# h1 {
開始推的第一級size又是多少呢?!
% {: I& A% F/ d% M1 ]
謝謝回答!!
作者:
m851055
時間:
2007-10-11 09:36 PM
標題:
回復 7# 的帖子
你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。
) N4 b' e r0 |: q) U- a: g8 Z( K
5 n& p1 \8 v. @7 W
, c0 D- e3 T8 |9 @7 X4 D
一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
作者:
sjhor
時間:
2007-10-12 09:09 AM
這個應該是很苦老的問題了!!
9 ^4 c+ S) J7 ]) m) s Q
我記得吳重雨老師曾經敎過!
9 V9 g% l1 ?( |5 \& `! R
最佳的倍數是 e 約等於 2.78倍!!
X: M/ v% T+ T( Z% f
目前常用的是 3 ~ 4 倍!!
* F/ i V+ |! x& e# d/ U
最好是看你的 rising & falling time 與 total delay time 的 simulation 來決定!! 比較好!!
6 T* r5 `( I7 U# y! v( R
而且此 Buffer 也不要串太多比較好!!
" H' L# f7 l9 z: J- S5 W, d6 H6 z
; l8 E2 W# u3 I' y
此篇應該放到 analog 版比較適合唷!!
作者:
yhchang
時間:
2008-2-3 10:51 AM
標題:
回復 1# 的帖子
這問題在一些 VLSI Design 的課本上會提到
# I* C' w9 ?3 [: d0 e8 ?% o: T
: H9 w' |6 z( F
與9樓所說的相同 Inverter 做Buffer來推動時
( S" Q% P V: o9 B+ ~
一定是偶數級來推動
- J8 @4 D3 s! S5 C# y0 {
倍率上 用數學公式求到的 最佳化的 Inverter delay optimal的值就是e
' g+ {9 R; z' ~& ^3 _
也就是 2.71828.....
% h0 k; r0 P# V
但實質上 電路的使用
7 L0 F% R& b* n3 ?
譬如我們 多半都是 2倍到4倍之間
& ~" `3 U8 B. Y1 Z& Q1 E
比如 第一級是 2/1 倍數是 3倍的話
: o$ @( T8 g2 ]! g/ ?5 Y3 v
第二級就是 6/3 第三級是 18/9 以此類推
) {1 ]0 e( v# I+ v; S! O5 x6 ]8 p
推動到 你最後一級的 推Loading的 slope 在 0.5-0.8ns上下
0 U ]4 O: w6 Q/ U$ S
然後使用的總面積也不會太大的情況下
: B2 U8 O. B$ X' u s1 o3 `) a( g$ |
就是一個最佳的Buffer推動方式
作者:
Shouwei
時間:
2008-2-3 11:59 AM
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
0 }. x! m5 w$ H0 [- ^
大部分還是用3就好了
) i) w/ U$ B9 u& A5 q& Q; X
記得layout時要很注意哦~因為越往後面，mos高度越高
* o6 w7 W* k$ T& X
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
8 E% s' b: D) \8 |
然後contact多打幾個，特別是在輸入、輸出端
, L6 }) [1 y8 {: |8 s @+ b* q
metal打大片一點
! W4 x; @" Y" }
畢竟大size的buffer流過的電流較大
( _% Y- A& i. k2 a! A
會有dc power的問題
作者:
yoyo20701
時間:
2008-2-19 06:07 PM
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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