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標題:
負載為大電容時的buffer設計
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作者:
g9664414
時間:
2007-10-9 06:09 PM
標題:
負載為大電容時的buffer設計
當輸出端無法推大電容時需要在多加buffer
7 l H+ U& c& O: h) i' O5 |
請問此buffer要如何設計?!
/ o7 C0 X) _# z# q
確切的流程為何?!
, _7 S9 C2 b6 w4 Q( W+ q7 e7 H
謝謝大家^^
作者:
m851055
時間:
2007-10-10 06:07 AM
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。
作者:
g9664414
時間:
2007-10-10 02:19 PM
不是應該要看電容的大小來決定每一級mos的大小嗎?!
* X: B) { u% @$ j {6 {4 _
謝謝回答喔!!
作者:
m851055
時間:
2007-10-10 02:30 PM
標題:
回復 3# 的帖子
你應該是指Length及width吧，如果是length、width建議作spice sim。
作者:
g9664414
時間:
2007-10-10 04:33 PM
嗯嗯~沒錯!
" n1 N; Q/ d8 Y6 `; X# O# y ~
那要怎麼模擬呢?!
0 @6 f" G9 v# V' I$ `8 K
假設負載為5pf
6 p7 C8 B. }* |0 T
但現在電路的輸出只推的動1pf
7 i- p, y* P" Z, e! d
那我的buffer該怎麼設計呢?!
, S' q [9 p* E) ~- F9 l% o2 ]
謝謝回答!!
作者:
m851055
時間:
2007-10-10 05:41 PM
標題:
回復 5# 的帖子
你是指不會模擬軟體嗎?還是你不會參數測定?
4 j, A9 f9 w4 Q4 R
k! ^+ S& D2 H- }
如果只是參數設定的畫一般MOS只有length width M就足夠了如果不夠就多加幾級或M數提高
/ @8 v2 o" i1 k4 _% F$ Y
/ {* [& _0 I7 V0 T1 p
或者直接用MOS設計一個電路去加大電流
作者:
g9664414
時間:
2007-10-11 02:00 AM
不是軟體耶...
- D3 U' A& V% h# m; j( V) i; w$ Y4 t
我的問題是
) Y/ L6 j5 y D* G( }4 C! T
每一極inverter(也就是buffer)的 pmos & nmos的size
& i! U, @3 r9 K# d
該怎麼去求?!
% S' K2 H4 e. z3 O- U) D3 ^8 g# _
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
; G' k% }4 R$ o- u
ex:假設現在的電路輸出端可以承受1pf的loading
q3 {8 t, ?7 `0 q
但如果是要改成推5pf的loading
3 ]1 N& @) l% U2 n9 D
那buffer size該怎麼設計?!
8 X5 }* ~8 v% L6 [
我知道要設計成偶數級
3 e* m& a; y y+ d
那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!
4 e' [; w1 u4 _( M6 i' d4 D
開始推的第一級size又是多少呢?!
7 v' q. C7 d+ f+ I0 Z
謝謝回答!!
作者:
m851055
時間:
2007-10-11 09:36 PM
標題:
回復 7# 的帖子
你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。
7 s/ D- G1 _; M* S0 r' r
: S) @3 v; d P
; d3 N" p9 | n8 |( A& [% ]' X
一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
作者:
sjhor
時間:
2007-10-12 09:09 AM
這個應該是很苦老的問題了!!
* ~) s$ }/ R' ~
我記得吳重雨老師曾經敎過!
0 i# p$ G# q8 q! K, {6 r, d: W8 p: u
最佳的倍數是 e 約等於 2.78倍!!
0 m+ X1 M- r3 h/ [
目前常用的是 3 ~ 4 倍!!
9 M2 ?# [9 K. {( `3 Y
最好是看你的 rising & falling time 與 total delay time 的 simulation 來決定!! 比較好!!
: J2 j k$ I4 g0 s6 `/ z
而且此 Buffer 也不要串太多比較好!!
, F ~1 h# G, p. [: ~ F
& i% @5 |' c5 B( K+ D0 b) g3 m
此篇應該放到 analog 版比較適合唷!!
作者:
yhchang
時間:
2008-2-3 10:51 AM
標題:
回復 1# 的帖子
這問題在一些 VLSI Design 的課本上會提到
3 s/ u- y) J" }: i- N$ \( ~
# ^" D: q3 C6 r: Y0 q- Y/ h$ ]
與9樓所說的相同 Inverter 做Buffer來推動時
2 i. r! U" L; M
一定是偶數級來推動
: Z+ l' v& V" R" [1 y" b
倍率上 用數學公式求到的 最佳化的 Inverter delay optimal的值就是e
9 J% I1 |; {( d& c5 Y' s
也就是 2.71828.....
4 l+ ]+ F/ I+ O, l
但實質上 電路的使用
$ ^' K% B9 o- d0 [
譬如我們 多半都是 2倍到4倍之間
; V5 A0 s' G6 i3 l9 P/ f
比如 第一級是 2/1 倍數是 3倍的話
V* ]; u1 @# t0 y- d
第二級就是 6/3 第三級是 18/9 以此類推
$ @; B+ N4 a, V
推動到 你最後一級的 推Loading的 slope 在 0.5-0.8ns上下
1 V+ a" l5 a1 u
然後使用的總面積也不會太大的情況下
% u+ W. q+ C0 M; I8 w' W8 J+ B$ o
就是一個最佳的Buffer推動方式
作者:
Shouwei
時間:
2008-2-3 11:59 AM
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
8 _+ C6 G: O3 `& n
大部分還是用3就好了
7 n9 D5 J1 ^0 _% h7 x0 b
記得layout時要很注意哦~因為越往後面，mos高度越高
4 P* }4 j- K8 W; S5 v# D
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
, B* m$ N2 ~# u( ^: ?
然後contact多打幾個，特別是在輸入、輸出端
: O0 S+ Y' ]& P7 d2 z& E" a- g7 q
metal打大片一點
6 W8 V; C+ i$ }: _% {, A
畢竟大size的buffer流過的電流較大
* h# L( o, y' @% A
會有dc power的問題
作者:
yoyo20701
時間:
2008-2-19 06:07 PM
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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